Le langage VHDL- Définition simplifée

Le  langage VHDL- Définition simplifée

I. Introduction :

   Le VHDL est l’abréviation de : Very  high speed integrated circuit Hardware Description Language, il a été développé pour la description matérielle des systèmes digitaux

complexes.

II. Caractéristiques :

   1. Langage de simulation et de modélisation:

Le VHDL dispose de plusieurs caractéristiques et instructions pour décrire le comportement des circuits digitaux; allant d’une simple porte logique jusqu’aux microprocesseurs.

Les modèles de simulation peuvent être directement utilisés, après validation, pour la

conception matérielle d’un système digital.

   2. Langage de conception:

Le VHDL permet à toute conception d’être implémentée sur un circuit logique programmable tel que CPLD, FPGA,…

Outre, le VHDL permet un fonctionnement concurrent autorisant une exécution en parallèle qui est très utilisée dans les systèmes digitaux.

   3. Langage de vérification:

Le VHDL permet de tester les spécifications et de mesurer les performances de toute conception à travers le test bench. Il s’agit d’une description de stimulus du circuit pour vérifier son comportement dans le temps.

Le test bench doit accompagner tout projet et il doit travailler en tandem avec toute Description.

   4. Langage netilst (liste de connectivité):

Le VHDL permet une conception structurelle et il dispose des instructions particulières permettant la connexion des différents projets de bas niveau pour passer à une conception de haut niveau.

   5. Langage standard:

Le VHDL est un langage standard utilisé par tout concepteur et pour tout circuit.

III. Différents niveaux d'utilisation du VHDL:

Le schéma suivant illustre les étapes de conceptions

  

Spécification

→

Écriture

→

Vérification

→

Formalisation

→

Implémentation

   1. Spécification:

Il s'agit de l'approche de conception haut-bat" Top-Down approach", qui permet le travail en groupe de concepteur.

Le concepteur doit définir l'interface pour chaque component dans le système global et de décrire ces besoins et ces spécifications pour qu'il puisse travailler en synergie à travers une vérification haut niveau.

   2. Ecriture:

Il s'agit de saisir le code VHDL de la conception avec tous les détails.

   3. Vérification:

Il s'agit de saisir le code VHDL de la conception avec tous les détails C'est la phase de la simulation qui englobe deux étapes, dans une première étape, il s'agit de vérifier les erreurs à travers le waveform ou le test bench puis et après avoir choisi le circuit (FPGA ou autre); refaire une deuxième vérification en tenant compte de toutes les particularités du circuit.

   4. Formalisation:

Il s'agit de développer un formalisme pour une conception à travers l'aménagement de la conception en utilisant la configuration.

   5. Implémentation:

C'est la phase finale, il s'agit de programmer le circuit logique choisi à travers le téléchargement de la conception.

IV.Les unités de conception:

   Les unités de conception sont des modules ou des segments constituant une conception VHDL et qui peuvent être complies séparément et stockés dans une bibliothèque toute conception VHDL doit contenir obligatoirement les deux unités :

• Entité
• Architectur     

 C'est la vue externe du circuit; elle définit les signaux d'entrée et de sortie ainsi que leurs modes: entrée, sortie, bidirectionnel ou buffer. Elle est définie par le mot clé entity, un code VHDL doit contenir au moins une entité, sa déclaration contient: 

    1.   Entité:

C'est la vue externe du circuit; elle définit les signaux d'entrée et de sortie ainsi que leurs modes: entrée, sortie, bidirectionnel ou buffer. Elle est définie par le mot clé entity un code VHDL doit contenir au moins une entité, sa déclaration contient:

• Le nom de l'entité
• Les entrées et les sorties et leurs modes et leurs types 
• Optionnellement types spéciaux pour une liste de paramètres  pour faire passer des informations additionnelles entre les entités 

   2.    Architecture:

C'est une partie décrivant le fonctionnement du circuit et elle est obligatoirement liée à une entité, elle est définie par le mot clé architecture.

Unités de conception 10.

Un code VHDL peut contenir plusieurs architectures liées à une seule entité mais une architecture doit être liée à une seule entité.

Exemple simple :

Code VHDL d'un inverser:

ENTITY INVERSER IS

PORT( A:  IN BIT;  

      S : OUT BIT);

END INVERSER ;

ARCHITECTURE INVERSERarch OF INVERSER IS

BEGIN

S <= NOT A ;

END INVERSERarch ;

               

 Spécificités du langage vhdl  (Cliquez Ici)